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高高速数字设计和无线通信的数据率,需要具有低加性相位噪声和高抖动衰减的 SerDes PLL 及时钟合成器。现代设计通常采用由抖动衰减器和频率合成器组成的两级架构。相位噪声分析仪具备一流的相位噪声灵敏度,是执行此类测试的首选仪器。为了激励 PLL,需要具有超低相位噪声的附加信号源。

高速数字设计中的时钟抖动测量越来越具有挑战性。例如,PCIe Gen4 的数据率高达 16 GT/s,参考时钟的相应抖动阈值为 500 fs (RMS)。为了最大限度地降低 EMI 影响,PCIe、USB 和 HDMI™ 等技术通常使用扩频时钟功能 (SSC),为参考时钟应用低频 FM。由于 SSC 对时钟施加了额外压力,因此也需要在 SSC 开启模式下验证时钟抖动。

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