验证高速数字设计中时钟的真正抖动性能-R&S技术方案

随着高速数字设计中的数据率不断增加，整体系统抖动阈值变得愈加严苛。

您的任务

高速数字设计中的时钟抖动测量越来越具有挑战性。例如，PCIe Gen4 的数据率高达 16 GT/s，参考时钟的相应抖动阈值为 500 fs (RMS)。为了最大限度地降低 EMI 影响，PCIe、USB 和 HDMI™ 等技术通常使用扩频时钟功能 (SSC)，为参考时钟应用低频 FM。由于 SSC 对时钟施加了额外压力，因此也需要在 SSC 开启模式下验证时钟抖动。

测试与测量解决方案

时钟抖动测量通常包括：

测量相位噪声

基于对应的系统传递函数对相位噪声进行加权

在定义的抖动集成范围内集成加权相位噪声

测量相位噪声

对于转换率较高的时钟，时钟抖动主要取决于时钟的相位噪声。由于调幅噪声受到时钟高转换率的极大抑制，因此通常不会影响整体时钟抖动。要准确测量时钟抖动，必须确保相位噪声测量具备较高的调幅噪声抑制。

对相位噪声进行加权

PCIe 等高速技术中的抖动测量通常需要包含 TX PLL、RX PLL 及 CDR 传递函数的系统效应。相应的整体系统传递函数会作为加权滤波器应用于测得的相位噪声轨迹，然后在定义的抖动集成范围内集成抖动。

集成加权相位噪声

加权相位噪声通常会被集成到时钟的奈奎斯特频率（时钟频率的一半），有些情况下甚至会集成到更高频率。在这种情况下，也需要在更高的频率偏移下测量相位噪声。

R&S®FSWP 相位噪声分析仪与 VCO 测试仪采用数字解调器架构，因此可以并行测量相位噪声和调幅噪声，并在相位噪声测量中提供极高的调幅噪声抑制。这种架构还可以在 SSC 关闭模式和 SSC 开启模式下测量参考时钟。该仪器还具备业内一流的相位噪声灵敏度，并且可以添加 R&S®FSWP-B60 或 R&S®FSWP-B61 选件以实现互相关，以便进一步提高灵敏度。此外，R&S®FSWP-B1 选件还可为该仪器提供完整的频谱与信号分析仪功能，可用于分析复杂的时钟树结构中的耦合效应。

在 PCIe Gen4 中，针对 16 GT/s 数据率共定义了 64 种不同的系统传递函数。针对每一种函数，加权抖动结果都需要低于 500 fs 的阈值。对于 SSC 时钟，PCIe Gen 4 规范规定，在应用加权和抖动集成之前，需要消除高达 2 MHz 的 SSC 杂散（基波和谐波）。为便于处理，可以导出 R&S®FSWP 相位噪声轨迹，并在外部工具中对测量进行后处理（消除 SSC 杂散、加权、抖动集成以及确定 64 种不同系统传递函数中的最大抖动结果）。

摘要

R&S®FSWP 可提供所需功能以在 SSC 关闭模式和 SSC 开启模式下测量低抖动时钟。该仪器在相位噪声测量中提供极高的调幅噪声抑制，并具备出色的相位噪声灵敏度，可针对现代高速数字设计的低抖动时钟进行精确的抖动测量。